Рис. 8.4. Временные диаграммы короткого цикла записи через порт IDMA
Таблица 8.3 Временные параметры диаграммы короткого цикла чтения через порт IDMA
| Параметр | Минимум | Максимум |
|---|---|---|
| Короткий цикл чтения через IDMA | ||
| Требуемые длительности: | ||
| tIKR-IACK=0 до начала чтения1, нс | 0 | |
| tIRP Продолжительность сигнала чтения, нс | 15 | |
| Характеристики переключения: | ||
| tIKHR-IACK=0 после начала чтения1, нс | 15 | |
| tIKDH Удержание данных после окончания чтения2, нс | 0 | |
| tIKDD Сброс данных после окончания чтения2, нс | 10 | |
| tIRDE Активизация предыдущих данных, нс | 0 | |
| tIRDV Достоверность предыдущих данных | 15 |
Примечания:
1 Начало чтения: -IS=0 и -IRD=0.
2 Конец чтения: -IS=1 или -IRD=1.
Таблица 8.4 Временные параметры диаграммы короткого цикла записи через порт IDMA
| Параметр | Минимум | Максимум |
|---|---|---|
| Короткий цикл записи через IDMA | ||
| Требуемые длительности: | ||
| tIKW-IACK=0 до начала записи1, нс | 0 | |
| tIWP Продолжительность записи1,2, нс | 15 | |
| tIDSU Установка данных до окончания записи2, нс | 5 | |
| tIDH Удержание данных после окончания записи2, нс | 2 | |
| Характеристики переключения: | ||
| tIKHW от начала записи до -IACK=1, нс | 15 |
Примечания:
1 Начало записи: -IS=0 и -IWR=0.
2 Конец записи: -IS=1 или -IWR=1.
Во время длинного цикла данные читаются и записываются с ожиданием готовности порта по сигналу -IACK, который активизируется только после непосредственной записи или чтения данных в памяти процессора.
Временные диаграммы для данных циклов обращения показаны на рис. 8.5 и 8.6 соответственно. В табл. 8.5 и 8.6 приведены характеристики сигналов для этих диаграмм.
Рис. 8.5. Временные диаграммы длинного цикла чтения через порт IDMA
Рис. 8.6. Временные диаграммы длинного цикла записи через порт IDMA
Таблица 8.5 Временные параметры диаграммы длинного цикла чтения через порт IDMA
| Параметр | Минимум | Максимум |
|---|---|---|
| Длинный цикл чтения через IDMA | ||
| Требуемые длительности: | ||
| tIKR-IACK=0 до начала чтения1, нс | 0 | |
| tIRP Продолжительность сигнала чтения, нс | 15 | |
| Характеристики переключения: | ||
| tIKHR-IACK=0 после начала чтения1, нс | 15 | |
| tIKDS Установка данных перед -IACK=0, нс | 0,5 tCK5-10 | |
| tIKDH Удержание данных после окончания чтения2, нс | 0 | |
| tIKDD Сброс данных после окончания чтения2, нс | 10 | |
| tIRDE Активизация предыдущих данных, нс | 0 | |
| tIRDV Достоверность предыдущих данных, нс | 15 | |
| tIRDH1 Удержание предыдущих данных (DM/PM1), нс | 2 tCK-5 | |
| tIRDH2 Удержание предыдущих данных (PM2), нс | tCK-5 |
Примечания:
1 Начало чтения: -IS=0 и -IRD=0.
2 Конец чтения:-IS=1 или -IRD=1.
3 Чтение памяти DM или первой половины РМ.
4 Чтение второй половины РМ.
5 tCK — период тактовой частоты процессора.
Таблица 8.6 Временные параметры диаграммы длинного цикла записи через порт IDMA
| Параметр | Минимум | Максимум |
|---|---|---|
| Длинный цикл записи через IDMA | ||
| Требуемые длительности: | ||
| tIKW-IACK=0 до начала записи1, нс | 0 | |
| tIKSU Установка данных перед -IACK=0, нс | 0,5 tCK2+1 | |
| tIKH Удержание данных после -IACK=0, нс | 2 | |
| Характеристики переключения: | ||
| tIKLW От начала записи до -IACK=0, нс | 1,5 tCK | |
| tIKHW От начала записи до -IACK=1, нс | 15 |
Примечания:
1 Начало записи: -IS=0 и -IWR=0.
2 tСK — период тактовой частоты процессора.
Сигнал подтверждения данных -IACK допускается не использовать, если скорость обращения к порту со стороны адаптера невысокая и достоверность данных обеспечивается задержкой самих сигналов управления.
При обращении через порт IDMA к памяти данных операции чтения и записи выполняются за один цикл, поскольку разрядность порта составляет 16 бит. Однако при обращении к 24-разрядным данным памяти программ требуется два цикла обращения. В первом цикле происходит чтение или запись старших 16 бит слова памяти программ. Во втором цикле по линиям IAD0–IAD7 передаются младшие 8 бит слова. Линии IAD8–IAD15 при этом игнорируются. Автоинкремента адреса между этими циклами не происходит.
Через порт IDMA возможен доступ ко всей памяти процессора, за исключением регистров управления и состояния, отображенных на область памяти данных. При обращении через IDMA к области памяти данных, отведенной для регистров управления и состояния с адреса 0x3FE0 по адрес 0x3FFF, запись и чтение данных все же будет производиться. Но эта область памяти фактически будет дополнительной для пользователя, поскольку она дублирует системную область памяти данных, отведенную для регистров управления и состояния процессора.
Данную область допускается использовать для хранения произвольной служебной информации, но только при обращении к этой памяти через порт IDMA, поскольку другой возможности обращения к данной памяти у процессора не существует. Для обеспечения доступа через порт IDMA к регистрам управления и состояния процессора необходимо обеспечить пересылку содержимого этих регистров в другую область памяти из самой программы процессора. Такая аппаратная конфигурация процессора обеспечивает защиту информации в регистрах управления и состояния от случайной записи и от программных ошибок.
Процессор ADSP-2181 поддерживает также начальную загрузку программ в память программ через порт IDMA. Для этого необходимо установить сигналы на выводах процессора BMODE=1 и MMAP=0. Затем необходимо произвести сброс процессора и загрузить программу в память программ процессора, начиная с адреса 1 через порт IDMA. Кроме того, можно записать произвольные данные в память данных процессора. После этого следует записать слово программы по адресу 0, и процессор запустит загруженную программу.
Глава 9. Адаптер LPT-IDMA
Теперь, после знакомства с портом IDMA, можно приступить к рассмотрению устройства, позволяющего загружать программы и редактировать данные памяти сигнального процессора через интерфейсный порт IDMA.
Для этих целей был разработан небольшой адаптер LPT-IDMA, который позволяет подключить порт IDMA сигнального процессора к LPT порту персонального компьютера. Схема этого адаптера приведена на рис. 9.1.
Рис. 9.1. Схема адаптера (начало)
Рис. 9.1. Схема адаптера (продолжение)
Рис. 9.1. Схема адаптера (окончание)
Адаптер выполнен на базе одной программируемой логической микросхемы D1 типа XC9536-15VQ44C фирмы XILINX. Схема внутреннего содержимого этой микросхемы представлена на рис. 9.2.
Рис. 9.2. Функциональная схема микросхемы (начало)
Рис. 9.2. Функциональная схема микросхемы (окончание)
Данная схема обеспечивает формирование 16-разрядной шины адреса и управляющих сигналов для порта IDMA с помощью 8-разрядной шины данных LPT порта. Чтение 16-разрядных данных из порта IDMA осуществляется через сигналы состояния LPT порта с использованием мультиплексоров M2_1, запрограммированных в схеме ПЛИС.
Прошивка для программирования данной ПЛИС в виде файла lpt_idma.jed находится на диске, прилагаемом к книге. Программирование ПЛИС осуществляется через соединитель J1 с помощью программатора, описываемого в приложении.
Все элементы адаптера можно распаять на небольшой макетной плате или изготовить для этих целей специальную печатную плату. Адаптер подключается к LPT порту компьютера с помощью ленточного 25-жильного кабеля, через разъем X1 «LPT». Чертеж такого кабеля изображен на рис. 9.3, а в табл. 9.1 приведено назначение цепей и соответствие контактов разъемов.
Рис. 9.3. Ленточный 25-жильный кабель
Таблица 9.1 Назначение цепей кабеля LPT
| Цепь | Вилка DB-25M | Розетка DB-25F | Цепь | Вилка DB-25M | Розетка DB-25F |
|---|---|---|---|---|---|
| -STB | 1 | 1 | -AUTOLF | 14 | 14 |
| D0 | 2 | 2 | -ERR | 15 | 15 |
| D1 | 3 | 3 | -INIT | 16 | 16 |
| D2 | 4 | 4 | -SELIN | 17 | 17 |
| D3 | 5 | 5 | GND | 18 | 18 |
| D4 | 6 | 6 |